LPDDR6：性能、功耗與安全的平衡之道
發(fā)布日期:2025-10-08
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低功耗DRAM(LPDRAM)技術的發(fā)展始終圍繞一個核心命題展開：在不斷提升性能的同時，盡可能降低功耗。而隨著人工智能(AI)應用場景的不斷拓展，這一平衡正逐漸向“節(jié)能”一端傾斜。
近日，JEDEC固態(tài)技術協(xié)會發(fā)布了最新的低功耗雙倍數(shù)據(jù)速率6(LPDDR6)標準JESD209-6。該標準旨在顯著提升內存速度和能效，適用于移動設備和數(shù)據(jù)中心的AI應用，同時也著手應對安全方面的挑戰(zhàn)。
主要特性與性能提升
LPDDR6的性能升級，首要目標是支撐AI等高負載應用場景。據(jù)JEDEC LPDDR任務組主席Osamu Nagashima在接受筆者采訪時介紹，新標準引入了雙子通道架構，在保持32字節(jié)小粒度訪問能力的同時，實現(xiàn)更靈活的操作模式。
LPDDR6的特性還包括每顆芯片配備兩個子通道，每個子通道包含12條數(shù)據(jù)信號線(DQ)，以優(yōu)化通道利用率(圖1)。此外，每個子通道還配置了4條命令/地址(CA)信號線，經(jīng)過專門優(yōu)化，可在減少封裝引腳數(shù)量的同時，提升數(shù)據(jù)訪問速度。“我們特別關注傳輸速率和總帶寬的表現(xiàn)，這將直接助力AI應用的性能提升。”Nagashima表示。
圖1：LPDDR6 SDRAM支持系統(tǒng)元模式，可作為系統(tǒng)的可選功能，用于寫入和讀取操作。根據(jù)寫入或讀取DQ數(shù)據(jù)包中的規(guī)定，每32字節(jié)數(shù)據(jù)將伴隨2字節(jié)元數(shù)據(jù)，與標準的寫入(WR-S、WR-L)或讀取(RD-S、RD-L)命令一同進行存儲或讀取。(來源：JEDEC)
LPDDR6還具有靜態(tài)效率模式，旨在支持高容量內存配置，并最大限度地提高存儲體資源利用率；同時支持動態(tài)突發(fā)長度控制，以實現(xiàn)32B和64B的靈活數(shù)據(jù)訪問。動態(tài)寫入非目標片上終端(NT-ODT)功能，可使內存根據(jù)工作負載需求自動調整ODT，從而提高信號完整性。
能效創(chuàng)新
Nagashima表示，性能與功耗之間的平衡，仍是行業(yè)面臨的關鍵挑戰(zhàn)。
為提升能效，LPDDR6相比LPDDR5采用了更低的工作電壓，并引入了支持低功耗的VDD2電源，且強制要求為VDD2提供兩路供電。其他節(jié)能特性還包括交替時鐘命令輸入，用于提升性能與能效；以及低功耗動態(tài)電壓頻率調節(jié)(DVFS-LP)，可在低頻運行時降低VDD2電壓，從而減少功耗。
圖2：LPDDR6 SDRAM子通道IO模塊(×12 DQ)包含總共16個元數(shù)據(jù)寄存器(MDR0至MDR15)。每個存儲體分配一個元寄存器，用于保留列地址0x3C、0x3D、0x3E、0x3F作為元數(shù)據(jù)區(qū)域。每個32字節(jié)的元寄存器可存儲來自16個列地址(除“0x3F”外)的16組2字節(jié)元數(shù)據(jù)。(來源：JEDEC)
LPDDR6還具有動態(tài)效率模式，該模式利用單個子通道接口實現(xiàn)低功耗、低帶寬用例，并支持部分自刷新和部分主動刷新，以降低刷新過程中的功耗。
JEDEC JC-42.6低功耗分委員會聯(lián)合副主席Jeffrey Chung在同一簡報會上指出，節(jié)省接口功耗正變得越來越重要。內存與SoC之間的通信構成了系統(tǒng)功耗的主要部分。“采用更寬但更慢的方式，可以讓我們使用功耗更低的收發(fā)器和接收器。”
Nagashima表示，功耗一直是行業(yè)的關鍵需求，但近年來這一需求不僅在移動應用中更為強烈，在數(shù)據(jù)中心應用中也同樣如此。
Chung補充說，數(shù)據(jù)中心在功耗與性能之間的平衡，部分受到冷卻能力的驅動。特別是當系統(tǒng)接近風冷極限，開始需要更昂貴的液冷方案時，能效優(yōu)化變得尤為關鍵。
在數(shù)據(jù)中心中的作用日益增強
數(shù)據(jù)中心正效仿移動領域，更加重視節(jié)能。LPDDR在相同數(shù)據(jù)速率下的平均功耗更低，使其對數(shù)據(jù)中心的吸引力不斷提升，尤其是在不需要DDR那樣大容量或復雜功能的應用中。
Chung表示，目前已有趨勢在中低端數(shù)據(jù)中心以及不需要大規(guī)模內存的AI加速器中采用LPDDR，而高端系統(tǒng)可能仍依賴成本較高的高帶寬內存(HBM)。
安全性與可靠性的增強
正如功耗在內存技術中受到越來越多的關注一樣，安全性也正受到同等重視。
LPDDR6相比前一代產品增加了多項安全與可靠性改進，包括支持DRAM數(shù)據(jù)完整性的每行激活計數(shù)(PRAC)。
此外，LPDDR6還具備元數(shù)據(jù)預留模式，通過為關鍵任務分配特定內存區(qū)域來提升系統(tǒng)整體可靠性，同時支持可編程鏈路保護機制和片上糾錯碼(ECC)(圖2)。
LPDDR6還可支持命令/地址(CA)奇偶校驗、錯誤清除以及內存內置自檢(MBIST)，以增強錯誤檢測能力和系統(tǒng)可靠性。
Nagashima表示，在設計內存解決方案時，安全已不再是事后考慮。Row Hammer威脅仍是保護DRAM的主要驅動力。
他指出，諸如每行激活計數(shù)、命令/地址奇偶校驗和片上ECC等先進功能，共同為數(shù)據(jù)完整性提供了有力保障，有助于防范Row Hammer等攻擊。
LPDDR6還支持增強的元數(shù)據(jù)管理，使系統(tǒng)能夠利用額外數(shù)據(jù)進行錯誤檢測、糾正和恢復，從而進一步提升系統(tǒng)可靠性。
Chung補充說，實現(xiàn)PRAC和擴展元數(shù)據(jù)支持會帶來一定的面積和功耗開銷，但這種影響非常小，不會影響標準系統(tǒng)的性能或帶寬。
此外，LPDDR6支持強加密機制，可防止攻擊者解密原始DRAM數(shù)據(jù)，加密和解密操作由主機端管理。
盡管AI對內存提出了前所未有的需求，但Chung表示，LPDDR6標準的更新仍屬于漸進式演進，而非革命性變革。“真正的革命性變化通常意味著需要另起爐灶，制定一個全新的標準——就像當年催生出LPDDR以及GDDR那樣。大幅更新現(xiàn)有標準會破壞向后兼容性，并要求整個產業(yè)進行大規(guī)模重構。”他指出，“LPDDR06的設計理念，就是盡可能保持其演進性。”
JEDEC于2021年對LPDDR5標準進行了更新，將速度提升了33%，達到5833Mbps，此次更新重點在于提升性能、功耗和靈活性。初代LPDDR5標準于2019年上半年發(fā)布，其輸入/輸出(I/O)速率為6400MT/s，比2014年發(fā)布的初代LPDDR4(3200MT/s)高出50%。
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